“将于2026年秋季面世的麒麟芯片,率先采用了逻辑折叠技术,性能大幅提升。预计到2031年,基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。”
今日,在电气电子工程师学会(IEEE)举办的国际电路系统研讨会ISCAS 2026上,华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲,发表了指导半导体产业发展的新原则——韬(τ)定律。韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术,持续压缩信号传播时延,不断提升晶体管密度,从而实现半导体与电子系统的持续演进。
何庭波女士出生于 1969 年,毕业于北京邮电大学,半导体物理和通信工程专业双学士、硕士。1996 年加入华为,历任芯片业务岗位(开发、研究、架构、供应链)、研发部长、海思总裁、2012 实验室总裁,现任科学家委员会主任、ITMT 主任、半导体业务部总裁。